IBIS模型: 什么需要用缓冲器模型及为什么是IBIS (输入输出缓冲器信息标准)

在我们开始探讨缓冲器模型的细节前,得先谈一下为什么它值得一谈:

缓冲器位在通信渠道(communication channel)的两端:通信渠道上多是由被动元件如传输线(Transmission line)、导孔(Via)及连接器(connector)所组成,而在两端做有源的主动发送及接收的即是缓冲器了。

Channel

若您是芯片设计师,场效体尺寸及制程间掺杂质(doping)的浓度可能就影响了设计出电路的工作效能;这些效能可能以输入出电流强度、阻抗及上升下降速率等时间性的参数来表示。

Transistor and process info. for a buffer design

缓冲器内部之设计细节及相关制程影响其外在的效能表现

但若您是系统设计师或完整性分析师,则您所顾虑的可能是更宏观的设计:诸如布线、端口阻抗、元件放置及布局等等。则之前所述那些芯片设计师所关心的细节对您来说可能就显得无关宏旨。对您来说,那些芯片就像是现成的元件,您并不在意这些缓冲器是怎么设计出来的,只要缓冲器效能可以达到您规格的需求就足够了。

所以从这两者的角度来看,能有一个简易描率缓冲器规格及效能的模型就足以做为沟通应用的桥梁。于是一能描述缓冲器效能的模型便有存在的需求。

System level design use buffer as component.

系统设计师视缓冲器为一现成的元件而不管其内部设计细节

 

一般而言,一缓冲器模型有几项评量的标准:

  • 是否精确:这是建模最基本的需求,一个不准的模型毫无用武之地。所谓精确,一般需在原设计的5%之内。
  • 是否能保护智财:做为一芯片设计厂商,发布模型以供使用原是为让客户能更方便地应用自己的设计,但这是以决不能危急设计的智慧财产权为前提;除了原设计的架构外,制程的细节也通常在保护之列。
  • 仿真时的效率:从系统设计师的角度来看,模型在仿真上也有效率上的需求。一个系统上常包含了上百甚至上千个缓冲器,它们常必需有较原设计快上100~1000倍的速度才堪于系统仿真分析上所使用。
  • 建模是否容易:对系统建模工程师来说, 如果建模程序大费周章,则暗喻著其中的过能很有可能出错而有精确上的顾虑。一般而言,能做以黑箱为基础地建模。。。 即建模者不需知道缓冲器内部的设计细节而只要能就界面上的端口做激发以获得数据来建模。。是较佳的解决方案。
  • 模型是否广为接受:建出的模型需能在数个业界采用的仿真器、如HSpice 或ADS上运行。若某种建模只能在特定的仿真器上跑,则长远来看容易有精确上的问题而不为人知,而且在建模的过程上也能急就章而不能受到公正的检验。

由于以上的考虑常不能面面俱到,有些人便以仿真器内建的加密模式为原设计编码建模(Encrypted Model), 这类的模型不仅只能在单一仿真器上运行,其效率也常只与原电路设计相当而没有加速的效果,故若非无技可失,笔者并不建议采用这种方式来建模。

时至今日,业界已推出数种标准的建模规格:如IBIS (输入输出缓冲器信息标准)及Verilog-A等, 其中IBIS 又较为广泛采用。IBIS已是ANSI(美国国家标准机构)认可之规格,其详细资讯可在此取得

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