備註:

對此貼文有興趣的讀者或可繼續在 [Part １] 得到更多相關資訊，並至 [Free Web App] 使用此一模型轉換流程的免費工具。

這篇貼文將探討如何把IBIS資料裡的瞬態資料Waveform轉出以便在免費Spice裡仿真；「前一篇貼文」討論的是我們開發此流程的動機及如何轉出以IBIS裡Ramp資料為主的Spice模型。

由IBIS裡的Waveform資訊做IBIS to Spice的模型轉出：

在使用IBIS模型時，一般我們都會利用其Waveform資料；故若欲由IBIS原始資料產出一相容於免費Spice的模型且得到與一般使用上近似的結果，則此Spice模型也必需能利用到瞬態Waveform的資料。

在IBIS模型裡，不論是輸出點的電壓或電流，在瞬態都是點對點相對應且和時間有關的。比如說在IBIS V3.2或更新的模型裡，一般都會含有兩個或更多個在不同負載情況下所得的Waveform表格；即便是只有一個表格，一般在仿真器內部也可透過Ramp資料來產生另一組時序的資料。而在IBIS V5.1或更新的模型裡，也含有如[ISSO] 及[Composite Current]等的電流表格。後者的電流資料和前述的電壓表格雖在模型裡放在不同的地方，但在時序上是每點都相對應的。在此所說的“時序”並不是指仿真過程中每一點的絕對時間，而是指在輸入切換信後延續至今的相對應時間(Elapsed time)。在原理上，一般會產生兩組切換係數Ku(t)與Kd(t)；分別對應於PU及PD電流分支。其作用在於產生一漸漸“開”或“關”的機制而使信號漸達穩態。這兩組係是是由兩組Waveform資料在不同時間點所算出。當模型接上相同負載時，它應會產生如Waveform 及Composite Current表單裡所列出完全一樣的電壓及電流響應。而當負載不同時，它們也會相對應地縮放輸出的強度。關於這些運作細節，請見我們之前的貼文。

一旦我們能算出這輸入後才開始的相對時間值(Elapsed time),我們就可透過許多有關論文及規格所示地IBIS結構透過ASRC元件以Spice格式組出來。也就是說，當我們完成欲將IBIS裡Waveform資料轉出Spice模型後，在原理圖及表單上所顯現的便是如下所示的原始IBIS建構區塊組合：

要達到這個目標,也就是說要組出如原始IBIS區塊一樣的Spice模型，有下列問題先需被克服：

• 在仿真過程中算出信號切換後已延續至今的時間；
• 由兩組Waveform算出Ku及Kd的切換係數；
• 將所有區塊組合起來且如IBIS原始構造般為仿真器所使用。

以下我們就將對這些問題提供解決的方案。

在仿真過程中算出信號切換後已延續至今的時間：

以NgSpice為例，我們可在免費Spice裡的ASRC （Arbitrary SouRCe,即任意源元件）使用函式；而函式的係數之一可以是已開始仿真後至今的絕對時間”time”:

藉由這個時間變數及一些附加元件，我們可以下列步驟算出信號切換後的相對時間:

1. 首先，我們要能分別出信號的上升(0->1)及下降(1->0)緣,這是因為Ku及Kd在在高態及低態中是不同的。在將緩沖器輸入端的類比信號轉成極短上升／下降時間的數位信號後，我們可用一階微分dv/dt來分出上升下降緣。在此，我們利用一傳輸線來達成微分的目的。其它的選擇包括用Laplace函式在控制源中達成相似的延遲效應。傳輸線的長度是仿真的一個TimeStep且在遠端連有和線相同之特性阻抗以免造成反射。在每一瞬態仿真的TimeStep中，我們可算出傳輸線遠近兩端、在不同時步所造成的電壓差，這便是一階微分。由下圖可見，不同的上升下降緣的信號已可透過此方法加以分別。
2. 其次，我們在這一階微分後的短暫脈衝乘上ASRC所支援的時間參數，其結果是漸次上升的脈衝。再利用另一傳輸線做為信號閂，我們可做出如“取樣與保持”的效果。做法是在傳輸線的近端輸入遠端當時的信號，因為現在輸入的近端信號在一時步之後(Time Step)也將再度達到遠端，故在循環不息下此一電壓可被保持。當然傳輸線的長度需與仿真中所用的一時步相同且在遠端需連有和線特性阻抗相同的負載以免信號反射。在下圖的上半部中，紅色信號是“取樣與保持”後的結果，當我們以另一時間參數(黃色信號）與紅色信號相減，其結果便是如下半部的信號。。。也就是我們想要得到的結果。這組最終信號在每次輸入信號切換時就會歸零重新計算，而其斜率是一（為橫縱軸都是時間）。要再說明的是因為免費Spice會捨去極小的值，而我們在仿真時的時步大多是1ps即1E-12左右的大小,故欲免其被仿真器所捨去，我們需將其乘上一放大值。此一放大值在下面計算Ku及Kd時需一併列入考慮。

由兩組Waveform算出Ku及Kd的切換係數：

解決算出信號切換後的延續時間之後，我們便可接著算出Ku及Kd以便運用此時間值。這部分的資料已非常多，於下簡列兩則供參考。不論是透過原始IBIS裡的Waveform資料做計算來導出此二切換參數（參考一）抑或是透過其它仿真器來量測此參數（參考二）都可得出結果：

1. Extraction of Transient Behavioral Model of Digital I/O Buffers from IBIS, Peivand Tehrani et. al, 1996 Electronic Components and Technology Conference.
2. General K-table Extraction w/ Spice, Bob Ross, IBIS Summit, DesignCon 2015

一般而言，Ku及Kd是兩個未知數，故我們需要有兩組Waveform資料才能在每時間點對其估值。這部分的計算是在離線情況下事先算好的，然後再將結果放在轉出的Spice模型裡。實做的部份四組IV表格參數，即PU/PD/PC/GC均以ASRC透過每兩點間算出的PWL線性直線來做電流輸出；唯因PU/PD有切換系數的關係，它們有較PC/GC更多一點的輸入，即下面的NKUX/NKDX:

NKUX/NKDX的值即是事先算好的KU/KD值，端點1及2即是在第一步驟裡算出的信號切換後的延續時間：

也就是說，我們用這延續時間t來算出相對應的切換系數，而後再乘以原始的PU/PD分支電流。下面的端點5即含有切換係數值：

將所有區塊組合起來且如IBIS原始構造般為仿真器所使用：

有了這些區塊之後，雖然要透過Spice格式將其連起來形成表單是一簡單的工作，但實際操作之後，我們卻發現以此模型仿真的結果在輸入信號切換始末的時間點在輸出端都有很大的雜訊而使得模型無法使用。

細究之下，發現魔鬼藏在細節裡。。。一如我們之前貼文所述，在信號切換的過程中Ku/Kd切換係數也有一“交接”的動作：

也就是說，在低入高態的過程中，PU/PD使用的是上升緣的切換係數，而一旦信號由高轉入低態，它們則改用下降緣的切換係數；這之間一點點的時間誤差，即應當開始使用新係數第一時間點的數值時，若仍在使用上一係數的最後時間點，則雜訊便會產生而使得產出之模型無法使用。在詳細觀察每一信號間的切換順序之後，我們最終能做出一過濾的語法、運用在相同的ASRC裡而得到理想的效果。與商用仿真器對相同IBIS及負載的結果相較之下如下所示：

由圖可見：不論是在輸出端點的電壓、抑或是供電源電流的使用，兩者均極為近似。也就是說，以我們流程所轉出的Spice模型也可供做SSN雜訊分析。兩者信號間些許的遲延並不影響相較的結果，因為此一遲延是一常數且對所有Cycle均相同，故在信號量測或最終眼圖上並不會有任何影響。

在仿真速度上，因為我們加入了兩個長度僅為一時步的傳輸線來做一階微分及取樣保持電路，其亦限制了在實際仿真時的速度，故相較於能直接使用原始IBIS的商用仿真器之下，速度慢得多。當用在佈線後網表的仿真上，變慢的程度則不顯得那麼嚴重。這是因為在佈線後的網表中， 也含有許多傳輸線元件，其中延遲最短者亦一視同仁地對所有仿真器造成時步取用上的限制，當這限制不比一時步長許多時，則由轉出Spice模型所形成的時步限制則顯得更能被接受。

另外一點值得一提的是：以上所示雖只談到電壓Waveform波形的運用，對以IBIS V5.1以上、含Composite Current電源資料的部份其運作情形也是相同的：另一組縮放係數需由ISSO  PU/PD資料事先被計算，而後乘上原始的Composite Current電流再以ASRC的元件以相同的Elapsed Time參數自供電端拉出額外的電流；相同的Elapse Time 分在電壓及電源ASRC中被使用以便達成點對點之間相同的對應關係。

藉由此開發完成的Ibis to Spice轉換流程， 我們可依實際運用需要而將原IBIS模型裡的Ramp或Waveform資料轉出與免費Spice仿真器相容的格式而做分析之用；這個流程已如下所示地內建於我們的SPIBPro模組之中：

這篇貼文係為於DesignCon 2016同時舉行之Ibis Summit所準備;我們在這會中宣讀並展示此研究結果。讀者可於下參閱下載相關簡報範例,或至IBIS官網直接下載。

會中所宣讀簡報: [按此] 於外部開啟

相關範例: [請按此下載]

備註:

對此貼文有興趣的讀者或可繼續在 [Part 2] 得到更多相關資訊，並至 [Free Web App] 使用此一模型轉換流程的免費工具。

IBIS to Spice:

系統完整性分析中，大部份的建模流程都專注於由原始設計(Transistor)透過Spice網表格式轉成為IBIS模型。但基於以下數點的考量，我們也常發現相反的建模流程、即從IBIS轉成相對應Spice的函式庫格式 (Subckt library)亦有其存在的價值：

• 支援開源或免費的仿真器： 網上有數款開源或免費的Spice仿真器， 如 Berkeley 3f5, eispice, ngspice, LTspice 等等。這些仿真器多將重點放在晶片上的BSIM模型或廠家所出產的元件， 如LTSpice的穩壓器(Voltage Regulator)等等；當用在系統分析上時，雖然它們對傳輸線大多也都有相當程度的支援，但對於輸出入用的緩沖器（常以IBIS模型資料形式出線）的支援則是付之闕如。在沒有原始設計的Transistor網表、又不能使用相對應的IBIS模型情況下，這些免費的仿真器就只能束之高閣了。當然若有足夠的經驗及能力，吾人也可編程而直接在這些開源軟體裡加入對IBIS等的直接支援， 但這過程是需要相當時日才能完成的。比起若能直接透過某種流程而能將現有IBIS資料轉成這些Spice也能直接使用的模型而言，後者的所需的工程便小得多。而且若這流程是建於Spice之外，則當工程師有需要快速地做些完整性仿真時，便可運用手上任何一款的相容仿真器而不用另外使用特別編譯的軟體。
• 讓模型供應商能提供公用的參考資料：IBIS本身雖是業界公用的格式，但其在仿真器內的實際體現則依不同廠家而有不同。在理想情況下，不同的仿真器對同一IBIS模型的運作應會生成近似的結果。為了達成這個目標，IBIS制定委員會也定出了”Golden Waveform”的資料格式以便模型使用者能對所用的仿真器的精確性能有所初步的檢定。實際上，這個”Golden Waveform”並非強制性地需在IBIS模型內提供而許多模型也都對此付之闕如；故而有些模型供應商 、如美光半導體，便轉而提供編碼過的Hspice原始設計網表以做為仿真的參考。如此一來，它的模型使用者便必需要有Hspice才能仿真編碼過的設計。我們認為若能在現有IBIS模型之外，更提供一未編碼Spice網表而且它可透過人人可免費得到的開源Spice來仿真進而得到與IBIS極近似的結果，反而更能體現IBIS在業界是公用格式的精神。
• 外顯地實現IBIS的運作原理及流程更具教育性及參考價值：網上隨便一找都可以發現很多談到IBIS內部運作原體的論文及簡報。這些內容或可以供大致了解模型運作的過程所需，但魔鬼多藏在細節理，模型實際上多以C／C＋＋編程、實現且運作於仿真器內而非外人所知；我們認為， 若能將這些原理以外顯的方式實際以Spice的格式呈現出來，進而能透過仿真而產出和其它商用軟體極近似的結果，則更富教育意義且具參考價值。
• 開發流程的考量：仿真器是系統整合分析流程裡重要而不可或缺的一環 (場解器亦如是)；做為一分析工具供應商，我們有以下數種選擇以便能在開發的流程裡有仿真器可做運用：1.與市面上已具規模的仿真器供應商合作而要求我們的客戶都必需要有一分License； 2.內部從無到有自行研發； 3.使用現有的開源且有聲望的仿真器。上述選項各有其優缺點且不互斥。對於一新創公司如我們而言，需要在有限的時間及資源內為客戶提供最高CP值的工具，則第三個選項、即使用開源版本並再加以改良、便成為最具吸引力的選擇。

市面上已有數家公司提供Ibis2Spice的流程。它們之中免費的版本多提供到IBIS Ver 2.1的轉換支援。即便是付費的版本也只支援到Ver 3.2。再者，它們所轉出的Spice模型多不能直接在開源Spice上所使用。我們開發的目標是要能支援到Ver 5.1的電流資訊、亦即[ISSO] 及 [Composite Current]等資料的運用以能做SSN的雜訊分析。在含此文第二部分的這兩篇貼文裡，我們將對本公司所開發的Ibis to Spice流程做一簡介。首先會談及的是如何運用IBIS裡的Ramp Rate來轉換出相對應的Spice模型，而後要談及的是更精確的、即運用Waveform data來建立模型。兩者我們都會佐以和其它商用仿真器對同一IBIS模型仿真的結果來證明此流程的可行及結果的精確性。

流程開發的目標：

• 轉出的模型能直接在開源仿真器、 如Spice3f5 及NgSpice上運作
• 支援電壓部份的Waveform data (Ver 3.2 andup)及電流部份的Composite current (Ver 5.1  and up)
• 能與其它的業界所常用仿真器產生極近似的結果。

由IBIS裡的RAMP資訊做IBIS to Spice的模型轉出：

首先我們來看一下現有以RAMP為主的Spice模型轉換，因市面上其它工具所轉出的模型不能在免費Spice上直接使用，在我們的免費工具SPILite裡，我們也已加入類似的功能以便能直接使用NgSpice。這部份的流程主要是將原IBIS模型裡的RAMP資料取出並用於瞬態仿真時。靜態電流部份、即PowerClamp, GroundClamp, PullUp及PullDown的資料則是用免費Spice裡支援的ASRC有源元件來實現。這部份在下一貼裡所將提及的：用IBIS裡的Waveform來轉出Spice模型裡，將做更多的應用。

在網上搜尋Ibis to spice則會找出一篇貼文：IBIS to Spice Translation (part 1)， 在此文中，原作者討論了市面上其它工具做Spice模型轉出的工作原理、及他所試圖改進的設計及結果。他也提供了一Awk程序以便能將原始Spice模型在當時的免費Spice裡使用。由於這篇貼文是十多年前所寫，當時很多的觀察在今日均已不再適用。比如說：現今公版的NgSpice已可直接讀入如X+-3.2的語法而毋需再將其轉成X-3.2， 故其Awk程序似已無用武之地。無疑的，由於文中所提之商用工具最後更新似是在1998年，原理圖至今仍未做更動，故就研究其運作原理而言，原貼文還是有其參考價值。

上述貼文的第二部份是如何將利用Ramp資料來運作的原理圖。在網上要找到原文恐怕比第一部份難得多，我便將其重貼於下以省讀者的時間：

原理圖中的主要原件是四個靜態電流元件，即XPWRCLAMP, XGNDCLAMP, XPULLUP 與 XPULLDOWN， 它們是利用Spice裡的ASRC(Arbitrary SouRCe, 即任意源元件）來實現。在Spice的使用手冊裡，我們可看到其語法及功能：

由於Power Clamp(PC)及Ground Clamp(GC)是屬於ESD電路的一部份而始終是有在作用的，故其資料可直接被使用。在實作上是將IBIS裡的IV對應表先轉成每兩點間的線性直線（Piecewise Linear)方程而後輸出電流。以PC為例， 由下圖中可看出端點1，2間的電壓被拿來做查表內插而將算出的電流由端點3，4間來供應。

對於Pull up (PU)及Pull down (PD)分支而言，由於它們是在輸入信號切切換後才漸漸開或關的，故在以原理圖中是以在左上部份的C1及RB3所供應的RC充放電常數來完成此開或關的目的。在瞬態仿真中，此RC參數先被RAMP的值設定於分母的部份， 而後將乘上由PU等所提供的原始值，最後再以G控制源元件（VCCS，電壓控制電流源）來將電流輸出。

在原貼文裡，原作者也提及他曾試著直接以其它方式來取代以此RC來做PU／PD電流切換的方式但效果不彰。我們認為其中可能的原因是因為PU／PD供應電流值是有瞬態時間因素的，即它們不是馬上就如PC或GC般全開或全關的，故若少了這“漸漸打開／關閉”的運作，則輸出電壓會很不平滑而可能造成仿真不收歛。而且就算收歛，結果也不會準確。也就是說，一般輸出緩沖器裡場效體（MOSFET）通道裡的載子有其一定的速度，故其開或關的時序不會在瞬間完成。

透過這種由RC方式的開關模擬，來仿真由IBIS轉出的Spice模型，再與其它商用仿真器對同一IBIS模型在相同負載情況下仿真結果相比較，我們可看出其結果算是相當接近的。但這相近僅止於PAD或PIN點的電壓部份。當測量其對供應電壓源所使用的電流，則可發現兩者相去甚遠。也就是說:這種Spice模型只能做理想供壓情況下的信號完整性分析而不能拿來將SSN列入考量。其次，上升／下降的曲線會呈現出如RC充放電般的曲線而非直線性。對於仿真速度而言，因為這種實作的設計相對簡單，故可很快地完成仿真。。與直接使用IBIS的商用仿真器相較之下並不會慢太多。最後要再說明的是：不像IBIS模型裡各種Typ/Min/Max的資料都在同一表格內；當要將某一IBIS裡的模型轉出做Spice仿真時，欲使用之不同的Typ/Min/Max Corner均需分別地各自先被做轉換。

這篇貼文係為於DesignCon 2016同時舉行之Ibis Summit所準備;我們在這會中宣讀並展示此研究結果。讀者請繼續參閱「之二」之貼文並可在那下載相關文檔及範例。